Corso di formazione RISC-V dal software al silicio: programmazione, Linux, FPGA e applicazioni AI

Fondamenti dell'Architettura RISC-V e Panoramica dell'Ecosistema

Paesaggio ISA RISC-V e Adozione Industriale

• Filosofia dell'ISA aperta e il paesaggio di standardizzazione di RISC-V International
• Modello Mentale di RISC-V: Architettura Load-Store, Registro File, Ordinamento dei Byte
• Confronto con ARM, x86 e POWER: Trade-off per architetture di computing eterogenee
• Valutazione della maturità dell'ecosistema: SiFive, T-Head, Western Digital e la crescente comunità di silicio open-source
• Interfacce standardizzate: RISC-V Privileged ISA, Layer di Astrazione del Software Machine (MSBL)

Modelli di Memoria e Conformità ABI

• Specifica Unprivileged Architecture: mappa CSR, gestione delle eccezioni e gerarchie di memoria
• Set di istruzioni RV32I / RV64I e conformità ABI per la portabilità binaria cross-piattaforma
• Convenzioni di ordinamento della memoria e istruzioni di barrier per sistemi multiprocessore

Programmazione in Assembly RISC-V e Toolchain del Compilatore

Programmazione a Basso Livello delle Istruzioni

• Istruzioni intere base (I), Moltiplica/Dividi (M), estensioni di operazioni atomiche (A)
• Strategie di programmazione consapevoli della bitness per target RISC-V a 32 e 64 bit
• Convenzioni di chiamata e gestione del frame di stack per sistemi software embedded e real-time

Padronanza della Toolchain del Compilatore

• Toolchain di compilazione basata su LLVM: Clang, LLVM, Binutils per la cross-compilazione RISC-V
• Script del linker, sezioni e configurazione del layout della memoria per ambienti bare-metal e RTOS
• Intrinseci del compilatore, livelli di ottimizzazione e tuning del codice guidato da profiling
• Flussi di lavoro per lo sviluppo di toolchain open-source: costruzione, test e packaging di toolchain GCC/Clang personalizzati

Sviluppo di Sistemi Embedded e Sistemi Operativi Real-Time

Programmazione Bare-Metal e RTOS

• Programmazione di sistemi in Rust per RISC-V: astrazioni a costo zero, gestione non sicura della memoria e sviluppo bare-metal
• Ambienti No-Std: linker personalizzati, sviluppo di driver di dispositivo e I/O mappato in memoria
• Sviluppo di Zephyr RTOS e BSP Buildroot per target RISC-V
• Interfacciamento dei periferici: programmazione di GPIO, I2C, SPI, UART e controllori DMA

Ottimizzazione di Potenza e Prestazioni

• Clock gating, gestione dei domini di alimentazione e ottimizzazione dei modelli a bassa potenza
• Analisi delle prestazioni accurata al ciclo con profiler di simulazione e contatori di prestazioni hardware
• Tuning della latenza delle interruzioni real-time per applicazioni safety-critical

Sviluppo del Kernel Linux e Bootloader per RISC-V

Ecosistema di Firmware di Avvio e Bootloader

• OpenSBI (implementazione della specifica SBI): sviluppo del firmware del bootloader
• UEFI/EDK II su RISC-V: sviluppo dello stack di avvio del firmware moderno
• Porting di Coreboot e U-Boot per computer single-board RISC-V

Integrazione del Kernel Linux

• Contributi al kernel mainline RISC-V: overlay device tree, topologia CPU e sviluppo di driver per il controller di interruzione (AIA)
• Sviluppo del BSP del vendor e configurazione del kernel per piattaforme SoC personalizzate
• Supporto per file system, stack di rete e containerizzazione (Docker, Kubernetes) su sistemi host RISC-V

Progettazione di SoC RISC-V e Prototipazione su FPGA

Architettura e Integrazione di SoC Multi-Core

• Metodologie di progettazione di Network-on-Chip (NoC) per processori multi-core RISC-V
• Coerenza della cache Axi4/CHI e protocolli di comunicazione inter-processore
• Integrazione di IP open-source: OpenCores, Framework ChIPS e componenti RTL dei vendor
• Progettazione della matrice di bus e integrazione dei controllori di memoria (DDR, SRAM, eMMC, PCIe)

Prototipazione di Processori basata su FPGA

• Sintesi e implementazione FPGA del core RISC-V (es. BOOM, VexRiscv, PULP)
• Assertion SystemVerilog (SVA) e metodologia di verifica funzionale basata su UVM
• Strumenti di verifica formale e testing basato su proprietà per la validazione del core RISC-V

Estensioni Vettoriali RISC-V e Accelerazione Specifica per Dominio

Approfondimento dell'Estensione RVV (RISC-V Vector)

• Caricamento/scaricamento vettoriale, moltiplica-addizione vettoriale fusa (VFMA) e accelerazione del calcolo matriciale
• Operazioni vettoriali a lunghezza variabile (VL, VLEN) per l'esecuzione SIMD ottimizzata per il workload
• Operazioni di maschera vettoriale, controllo dei segmenti e flessibilità dei tipi di dati per carichi di lavoro DSP e ML

Progettazione di DSP Personalizzati e Istruzioni Specifiche per Dominio

• Progettazione di acceleratori specifici per dominio tramite estensioni personalizzate e interfacce operande basate su CBAR
• Modifiche al frontend del compilatore per la generazione di istruzioni personalizzate e l'emissione del codice
• Strategie di partizionamento hardware-software per l'integrazione degli acceleratori in SoC di produzione

Accelerazione AI e Machine Learning Edge su RISC-V

Progettazione e Integrazione di NPU per Processori RISC-V

• Architettura della Neural Processing Unit: array sistoliche, core tensor e compressione dei pesi per l'accelerazione AI on-chip
• Tecniche di quantizzazione dei modelli (INT8, INT4, FP8) per il deploy edge su RISC-V
• Compatibilità dei framework: TensorFlow Lite Micro, ONNX Runtime e PyTorch Edge su target RISC-V

Computing Eterogeneo per Carichi di Lavoro AI

• Co-design della CPU host RISC-V con NPU acceleratore AI per pipeline di inferenza in tempo reale
• Ottimizzazione del sottosistema di memoria: gestione della banda HBM/DDR per pesi e attivazioni dei modelli ML
• Gestione del budget termico e di potenza per sistemi di inferenza AI edge

Sicurezza Hardware e Calcolo Riservato su RISC-V

Protezione della Memoria Fisica ed Esecuzione Fidata

• Protezione della Memoria Fisica (PMP) e meccanismi di sicurezza del Page Table walker
• Architetture Secure Enclave/TEE per RISC-V: integrazione OP-TEE, ambienti di esecuzione fidati di classe SEV
• Sicurezza della catena di avvio: root of trust, secure boot e attestazione di avvio misurato

Accelerazione Crittografica

• Estensioni crittografiche RISC-V (Zk, Zkr, K): accelerazione di SHA, AES, RSA, RSA-PSS e ECC
• Integrazione della crittografia post-quantistica (PQC) per processori RISC-V di prossima generazione
• Tecniche di mitigazione degli attacchi side-channel: programmazione a tempo costante, mascheramento e generatori di numeri casuali hardware

Architettura Personalizzata Avanzata e Progettazione di Estensioni ISA

Architettura Specifica per Dominio ed Estensioni di Istruzioni Personalizzate

• Metodologia di progettazione delle estensioni ISA: encoding, tabelle di encoding, analisi dell'impatto ABI e processo di sottomissione della specifica a RISC-V International
• Progettazione di registri file personalizzati con CBAR (Custom Base Address Registers) per la distribuzione degli operande
• Pipelining delle istruzioni, rilevamento di hazard e modifiche al pipeline per estensioni personalizzate

Verifica e Signoff delle Modifiche all'Architettura Personalizzata

• Progettazione di testbench per estensioni personalizzate: generazione di stimoli diretti vs. random vincolati
• Framework di test di regressione e verifica guidata dalla copertura per modifiche architetturali
• Testing di interoperabilità: assicurarsi che le istruzioni personalizzate funzionino entro i vincoli ABI stabiliti

Applicazioni RISC-V Safety-Critical e Automobilistiche

Conformità alla Sicurezza Funzionale e Standard Automobilistici

• Conformità alla sicurezza funzionale ISO 26262 per processori RISC-V automobilistici
• Classificazione ASIL-Q e sviluppo del manuale di sicurezza per IP RISC-V in silicio
• Gestione deterministica delle interruzioni, coppie di core lockstep e protezione della memoria per sistemi RISC-V safety-critical

Applicazioni Real-Time Industriali e Calcolo Edge

• Conformità IEC 61508 SIL e schedulazione deterministica su piattaforme multi-core RISC-V
• Sviluppo di gateway IoT industriali con RISC-V: connettività, analisi edge e sistemi di aggiornamento firmware OTA

Progetto Finale: Sviluppo di un Sistema RISC-V End-to-End

Progetto su Ciclo di Vita Completo

• Specifica architetturale: progettazione di estensioni ISA e configurazione del core per un caso d'uso definito
• Implementazione RTL in SystemVerilog con testbench UVM e copertura di verifica formale
• Prototipazione su FPGA, sviluppo del firmware di avvio e integrazione dello stack di driver bare-metal
• BSP Linux e personalizzazione della toolchain per il core RISC-V personalizzato
• Deploy del workload AI: integrazione NPU, quantizzazione del modello e benchmarking delle prestazioni
• Validazione della sicurezza: applicazione PMP, secure boot e benchmarking dell'accelerazione crittografica
• Documentazione dell'architettura tecnica, analisi della strategia IP e presentazione al team cross-funzionale