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Struttura del corso
Fondamenti dell'architettura RISC-V e panoramica dell'ecosistema
Paesaggio ISA RISC-V e adozione industriale
- Filosofia degli ISA open e panorama di standardizzazione di RISC-V International
- Modello mentale di RISC-V: Architettura Load-Store, Register File, ordinamento dei byte
- Confronto con ARM, x86 e POWER: compromessi per architetture di computing eterogenee
- Valutazione della maturità dell'ecosistema: SiFive, T-Head, Western Digital e la crescente comunità open-source siliconica
- Interfacce standardizzate: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Modelli di memoria e conformità ABI
- Specifiche dell'architettura Unprivileged: mappa CSR, gestione delle eccezioni e gerarchie di memoria
- Insiemi di istruzioni RV32I/RV64I e conformità ABI per la portabilità binaria cross-platform
- Convenzioni di ordinamento della memoria e istruzioni barrier per sistemi multiprocessore
Programmazione in assembly RISC-V e toolchain dei compilatori
Programmazione delle istruzioni a basso livello
- Istruzioni base intere (I), estensioni Moltiplicazione/Divisione (M), operazioni atomiche (A)
- Strategie di programmazione consapevoli della bitness per target RISC-V a 32 e 64 bit
- Calling conventions e gestione dello stack frame per sistemi software embedded e real-time
Competenza sulla toolchain dei compilatori
- Toolchain basata su LLVM: Clang, LLVM, Binutils per il cross-compilation RISC-V
- Script di linker, sezioni e configurazione del layout di memoria per ambienti bare-metal e RTOS
- Intrinsici del compilatore, livelli di ottimizzazione e tuning del codice basato sulla profilatura
- Percorsi di sviluppo toolchain open-source: build, testing e packaging di toolchain GCC/Clang personalizzate
Sviluppo di sistemi embedded e real-time operating systems
Programmazione Bare-Metal e RTOS
- Programmazione di sistemi in Rust per RISC-V: astrazioni a costo zero, gestione della memoria unsafe e sviluppo bare-metal
- Ambienti No-Std: linker personalizzati, sviluppo di driver per dispositivi e I/O mappato in memoria
- Sviluppo BSP per RTOS Zephyr e Buildroot per target RISC-V
- Interfacciamento delle periferiche: programmazione GPIO, I2C, SPI, UART e controller DMA
Ottimizzazione di potenza e prestazioni
- Clock gating, gestione dei domini di alimentazione e ottimizzazione delle modalità low-power
- Analisi delle prestazioni cycle-accurate con profiler di simulazione e contatori delle prestazioni hardware
- Tuning della latenza degli interrupt real-time per applicazioni safety-critical
Sviluppo del Kernel Linux e bootloader per RISC-V
Firmware di boot ed ecosistema bootloader
- OpenSBI (implementazione della specifica SBI): sviluppo del firmware bootloader
- UEFI/EDK II su RISC-V: sviluppo dello stack di avvio firmware moderno
- Porting di Coreboot e U-Boot per computer a scheda singola RISC-V
Integrazione del kernel Linux
- Contributi al kernel mainline RISC-V: overlay della device tree, topologia CPU e sviluppo driver controller interrupt (AIA)
- Sviluppo BSP vendor e configurazione del kernel per piattaforme SoC personalizzate
- Supporto filesystem, stack di rete e supporto containerizzazione (Docker, Kubernetes) su host RISC-V
Progettazione SoC RISC-V e prototipazione FPGA
Architettura multi-core SoC e integrazione
- Metodologie di progettazione Network-on-Chip (NoC) per processori multi-core RISC-V
- Coerenza cache Axi4/CHI e protocolli di comunicazione inter-processore
- Integrazione IP open-source: OpenCores, ChIPS Framework e componenti RTL vendor
- Progettazione della bus matrix e integrazione controller memoria (DDR, SRAM, eMMC, PCIe)
Prototipazione di processori basata su FPGA
- Sintesi FPGA e implementazione del core RISC-V (es. BOOM, VexRiscv, PULP)
- Assertions SystemVerilog (SVA) e metodologia di verifica funzionale basata su UVM
- Strumenti di verifica formale e test basato su proprietà per la validazione del core RISC-V
Estensioni vettoriali RISC-V e accelerazione domain-specific
Approfondimento estensione RVV (RISC-V Vector)
- Caricamento/scaricamento vettoriale, moltiplicazione-addizione fusa vettoriale (VFMA) e accelerazione calcolo matriciale
- Operazioni vettoriali a lunghezza variabile (VL, VLEN) per esecuzione SIMD ottimizzata per il carico di lavoro
- Operazioni di maschera vettoriale, controllo segmentato e flessibilità dei tipi di dati per carichi DSP e ML
Progettazione DSP personalizzato e istruzioni domain-specific
- Progettazione di acceleratori domain-specific tramite estensioni personalizzate e interfacce operandi basate su CBAR
- Modifiche al frontend del compilatore per generazione di istruzioni custom ed emissione codice
- Strategie di partizionamento hardware-software per l'integrazione degli acceleratori in SoC in produzione
Accelerazione AI e machine learning edge su RISC-V
Progettazione e integrazione NPU per processori RISC-V
- Architettura Neural Processing Unit: array sistolici, tensor core e compressione pesi per accelerazione AI on-chip
- Tecniche di quantizzazione dei modelli (INT8, INT4, FP8) per il deployment edge su RISC-V
- Compatibilità framework: TensorFlow Lite Micro, ONNX Runtime e PyTorch Edge su target RISC-V
Computing eterogeneo per carichi AI
- Co-design della CPU host RISC-V con NPU acceleratore AI per pipeline di inferenza real-time
- Ottimizzazione sottosistema memoria: gestione larghezza banda HBM/DDR per pesi e attivazioni dei modelli ML
- Definizione budget termici e energetici per sistemi di inferenza AI edge
Sicurezza hardware e computing confidenziale su RISC-V
Protezione memoria fisica ed esecuzione trusted
- Physical Memory Protection (PMP) e meccanismi di sicurezza del Page Table walker
- Architetture Secure Enclave/TEE per RISC-V: integrazione OP-TEE, ambienti esecuzione trusted classe SEV
- Sicurezza chain di boot: root of trust, secure boot e attestazione lancio misurato
Accelerazione crittografica
- Estensioni crittografiche RISC-V (Zk, Zkr, K): accelerazione SHA, AES, RSA, RSA-PSS ed ECC
- Integrazione post-quantum cryptography (PQC) per processori RISC-V di nuova generazione
- Tecniche mitigazione attacchi side-channel: programmazione constant-time, masking e generatori numeri casuali hardware
Architettura custom avanzata e progettazione estensioni ISA
Architettura domain-specific e estensioni istruzioni personalizzate
- Metodologia progettazione estensioni ISA: encoding, tabelle encoding, analisi impatto ABI e processo sottomissione specifica RISC-V International
- Progettazione register file custom con CBAR (Custom Base Address Registers) per dispatch operandi
- Pipelining istruzioni, rilevamento hazard e modifiche pipeline per estensioni personalizzate
Verifica e signoff di modifiche architetturali custom
- Progettazione testbench per estensioni custom: generazione stimolo diretto vs constraint-random
- Framework regression testing e verifica driven dalla copertura per modifiche architetturali
- Testing interoperabilità: garantire che le istruzioni custom funzionino entro vincoli ABI stabiliti
Applicazioni automotive RISC-V safety-critical
Safety funzionale e conformità standard automotive
- Conformità safety funzionale ISO 26262 per processori automotive RISC-V
- Classificazione ASIL-Q e sviluppo manuali sicurezza per IP siliconico RISC-V
- Gestione interrupt deterministica, coppie core lockstep e protezione memoria per sistemi RISC-V safety-critical
Applicazioni real-time industriale e edge computing
- Conformità IEC 61508 SIL e scheduling deterministico su piattaforme multi-core RISC-V
- Sviluppo gateway Industrial IoT con RISC-V: connettività, analytics edge e sistemi aggiornamento firmware OTA
Progetto Capstone: Sviluppo sistema RISC-V end-to-end
Progetto full lifecycle
- Specifiche architetturali: progettazione estensioni ISA e configurazione core per un caso d'uso definito
- Implementazione RTL in SystemVerilog con testbench UVM e copertura verifica formale
- Prototipazione FPGA, sviluppo firmware boot e integrazione stack driver bare-metal
- BSP Linux e personalizzazione toolchain per il core RISC-V custom
- Deployment carico AI: integrazione NPU, quantizzazione modelli e benchmarking prestazioni
- Validazione sicurezza: enforcement PMP, secure boot e benchmarking accelerazione crittografica
- Documentazione architettura tecnica, analisi strategia IP e presentazione team cross-funzionale
21 ore
Recensioni (2)
Le spiegazioni e l'interattività del formatore erano davvero ottime; anche se probabilmente non ero abbastanza esperto, ho comunque imparato molto!
Pieter Bruynseels - Spot Buy Center BV
Corso - Design Patterns
Traduzione automatica
Mi è piaciuta la piattaforma che abbiamo utilizzato. Era davvero bella e facile da usare. Mi è piaciuta la sezione su TypeScript, in particolare la parte sui nomipazi e i moduli.
Robert - DB Global Technology
Corso - JavaScript - Advanced Programming
Traduzione automatica
